// Test SSI
	__STWRST
	L		DW#16#8888F0F0
	SSI		3
	__ASSERT==	__ACCU 1,	DW#16#8888FE1E
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#8888F0F4
	SSI		3
	__ASSERT==	__ACCU 1,	DW#16#8888FE1E
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#88888000
	SSI		16
	__ASSERT==	__ACCU 1,	DW#16#8888FFFF
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#88887FF0
	SSI		3
	__ASSERT==	__ACCU 1,	DW#16#88880FFE
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		3
	L		DW#16#88887FF0
	SSI
	__ASSERT==	__ACCU 1,	DW#16#88880FFE
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0


	// Test SSD
	__STWRST
	L		DW#16#8888F0F0
	SSD		3
	__ASSERT==	__ACCU 1,	DW#16#F1111E1E
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	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#8888F0F4
	SSD		3
	__ASSERT==	__ACCU 1,	DW#16#F1111E1E
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#88888000
	SSD		32
	__ASSERT==	__ACCU 1,	DW#16#FFFFFFFF
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#88887FF0
	SSD		3
	__ASSERT==	__ACCU 1,	DW#16#F1110FFE
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		3
	L		DW#16#88887FF0
	SSD
	__ASSERT==	__ACCU 1,	DW#16#F1110FFE
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0


	// Test SLW
	__STWRST
	L		DW#16#888830F0
	SLW		3
	__ASSERT==	__ACCU 1,	DW#16#88888780
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#888810F0
	SLW		3
	__ASSERT==	__ACCU 1,	DW#16#88888780
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#88880001
	SLW		16
	__ASSERT==	__ACCU 1,	DW#16#88880000
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#88887FF0
	SLW		3
	__ASSERT==	__ACCU 1,	DW#16#8888FF80
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		3
	L		DW#16#88887FF0
	SLW
	__ASSERT==	__ACCU 1,	DW#16#8888FF80
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0


	// Test SRW
	__STWRST
	L		DW#16#888830FC
	SRW		3
	__ASSERT==	__ACCU 1,	DW#16#8888061F
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#888810F8
	SRW		3
	__ASSERT==	__ACCU 1,	DW#16#8888021F
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#88888000
	SRW		16
	__ASSERT==	__ACCU 1,	DW#16#88880000
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#88880FFE
	SRW		3
	__ASSERT==	__ACCU 1,	DW#16#888801FF
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		3
	L		DW#16#88880FFE
	SRW
	__ASSERT==	__ACCU 1,	DW#16#888801FF
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0


	// Test SLD
	__STWRST
	L		DW#16#388830F0
	SLD		3
	__ASSERT==	__ACCU 1,	DW#16#C4418780
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#188810F0
	SLD		3
	__ASSERT==	__ACCU 1,	DW#16#C4408780
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#00000001
	SLD		32
	__ASSERT==	__ACCU 1,	DW#16#00000000
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#7FFFFFF0
	SLD		3
	__ASSERT==	__ACCU 1,	DW#16#FFFFFF80
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		3
	L		DW#16#7FFFFFF0
	SLD
	__ASSERT==	__ACCU 1,	DW#16#FFFFFF80
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0


	// Test SRD
	__STWRST
	L		DW#16#388830FC
	SRD		3
	__ASSERT==	__ACCU 1,	DW#16#0711061F
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#188810F8
	SRD		3
	__ASSERT==	__ACCU 1,	DW#16#0311021F
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#80000000
	SRD		32
	__ASSERT==	__ACCU 1,	DW#16#00000000
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#0FFFFFFE
	SRD		3
	__ASSERT==	__ACCU 1,	DW#16#01FFFFFF
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		3
	L		DW#16#0FFFFFFE
	SRD
	__ASSERT==	__ACCU 1,	DW#16#01FFFFFF
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0


	// Test RLD
	__STWRST
	L		DW#16#388830F0
	RLD		3
	__ASSERT==	__ACCU 1,	DW#16#C4418781
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#188810F0
	RLD		3
	__ASSERT==	__ACCU 1,	DW#16#C4408780
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#00000001
	RLD		32
	__ASSERT==	__ACCU 1,	DW#16#00000001
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#7FFFFFF0
	RLD		3
	__ASSERT==	__ACCU 1,	DW#16#FFFFFF83
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		3
	L		DW#16#7FFFFFF0
	RLD
	__ASSERT==	__ACCU 1,	DW#16#FFFFFF83
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0


	// Test RRD
	__STWRST
	L		DW#16#388830FC
	RRD		3
	__ASSERT==	__ACCU 1,	DW#16#8711061F
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#188810F8
	RRD		3
	__ASSERT==	__ACCU 1,	DW#16#0311021F
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#80000000
	RRD		32
	__ASSERT==	__ACCU 1,	DW#16#80000000
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#0FFFFFFE
	RRD		3
	__ASSERT==	__ACCU 1,	DW#16#C1FFFFFF
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		3
	L		DW#16#0FFFFFFE
	RRD
	__ASSERT==	__ACCU 1,	DW#16#C1FFFFFF
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0


	// Test RLDA
	__STWRST
	L		DW#16#388830F0
	RLDA
	__ASSERT==	__ACCU 1,	DW#16#711061E0
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#188810F0
	RLDA
	__ASSERT==	__ACCU 1,	DW#16#311021E0
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#80000000
	RLDA
	__ASSERT==	__ACCU 1,	DW#16#00000000
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#7FFFFFF0
	RLDA
	__ASSERT==	__ACCU 1,	DW#16#FFFFFFE0
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0


	// Test RRDA
	__STWRST
	L		DW#16#388830FC
	RRDA
	__ASSERT==	__ACCU 1,	DW#16#1C44187E
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#188810F8
	RRDA
	__ASSERT==	__ACCU 1,	DW#16#0C44087C
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#00000001
	RRDA
	__ASSERT==	__ACCU 1,	DW#16#00000000
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	1
	__ASSERT==	__STW OV,	0

	__STWRST
	L		DW#16#0FFFFFFE
	RRDA
	__ASSERT==	__ACCU 1,	DW#16#07FFFFFF
	__ASSERT==	__STW A0,	0
	__ASSERT==	__STW A1,	0
	__ASSERT==	__STW OV,	0