aboutsummaryrefslogtreecommitdiffstats
Commit message (Expand)AuthorAgeFilesLines
* phy-fpga: Add missing importphy_fpgaMichael Buesch2019-05-291-0/+2
* phy-fpha: Declare miso as inoutMichael Buesch2019-05-291-2/+2
* phy-fpha: Use PLLMichael Buesch2019-05-293-15/+50
* phy-fpga: Set CRC error flagMichael Buesch2019-05-291-1/+1
* phy-fpga: Fix status message fetchingMichael Buesch2019-05-292-4/+5
* phy-fpga: Use nonblocking assignments in tasksMichael Buesch2019-05-291-6/+6
* phy-fpga: Avoid crash if control message unpacking failsMichael Buesch2019-05-291-4/+8
* phy-fpga: Add CRC error bitMichael Buesch2019-05-293-2/+24
* phy-fpga: Calculate and check baud rate errorMichael Buesch2019-05-291-2/+14
* phy-fpga: Handle more errorsMichael Buesch2019-05-293-8/+11
* phy-fpga: Improve robustnessMichael Buesch2019-05-293-20/+19
* fpga driver: Add more error handlingMichael Buesch2019-05-294-35/+135
* crcgen: Run tests in parallelMichael Buesch2019-05-291-29/+44
* crcgen: Move all tests to test moduleMichael Buesch2019-05-292-104/+104
* crcgen: Add testMichael Buesch2019-05-292-0/+225
* crcgen: Move reference implementation to its own classMichael Buesch2019-05-291-88/+129
* crcgen: Fix generator for left-shift with size bigger than 8 bitsMichael Buesch2019-05-291-1/+1
* crcgen: Cleanup generated Python codeMichael Buesch2019-05-291-12/+17
* crcgen: More cleanupsMichael Buesch2019-05-291-38/+59
* crcgen: Use unsigned calculation in CMichael Buesch2019-05-291-3/+7
* crcgen: Require at least one output optionMichael Buesch2019-05-291-2/+2
* crcgen: Fix verilog constantsMichael Buesch2019-05-291-1/+1
* make: Use crc algorithm specifierMichael Buesch2019-05-291-1/+1
* crcgen: Add common algorithm parametersMichael Buesch2019-05-291-15/+72
* crcgen: Fix optimizer, if all parts of a term have been optimized out.Michael Buesch2019-05-291-0/+4
* crcgen: Fix typoMichael Buesch2019-05-291-2/+2
* crcgen: Remove flippingMichael Buesch2019-05-291-19/+4
* crcgen: CleanupsMichael Buesch2019-05-291-41/+37
* crcgen: Add exception classMichael Buesch2019-05-291-3/+6
* crcgen: Add abstract base class for bitsMichael Buesch2019-05-291-11/+10
* crcgen: Remove equality operator from dataclassesMichael Buesch2019-05-291-15/+0
* crcgen: Rewrite flattening optimizerMichael Buesch2019-05-291-27/+27
* crcgen: Minor cleanupMichael Buesch2019-05-291-15/+15
* crcgen: Clean up optimizerMichael Buesch2019-05-291-12/+22
* crcgen: Extend CRC generatorMichael Buesch2019-05-291-33/+120
* crcgen: Extend reference implementationMichael Buesch2019-05-291-16/+83
* phy-fpga: Add TX-active output pinMichael Buesch2019-05-291-10/+13
* fpga-driver: Reset RX buffer on invalid telegram lengthMichael Buesch2019-05-291-0/+3
* fpga-driver: Move code to separate modulesMichael Buesch2019-05-295-547/+613
* fpga: Invert ifdef logicMichael Buesch2019-05-291-3/+3
* fpga: Also reset state machine before soft resetMichael Buesch2019-05-291-0/+1
* fpga-driver: More fixes to I/O logicMichael Buesch2019-05-292-82/+237
* fpga: Add flags for hard resetMichael Buesch2019-05-292-22/+52
* fpga: Add bit for status signallingMichael Buesch2019-05-292-21/+36
* fpga/pb: Change control message buffer handlingMichael Buesch2019-05-291-83/+80
* fpga: re-arrange pinsMichael Buesch2019-05-293-35/+43
* fpga: Move target specific code to target moduleMichael Buesch2019-05-291-31/+114
* fpga/pb: Make debug interface conditional on DEBUG defineMichael Buesch2019-05-291-0/+6
* fpga: Add DEBUG defineMichael Buesch2019-05-291-1/+3
* fpga: Add LED blinkerMichael Buesch2019-05-292-1/+85
bues.ch cgit interface