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138
139
140
141
142
143
144
145
|
// Test SSI
__STWRST
L DW#16#8888F0F0
SSI 3
__ASSERT== __ACCU 1, DW#16#8888FE1E
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
__STWRST
L DW#16#8888F0F4
SSI 3
__ASSERT== __ACCU 1, DW#16#8888FE1E
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
__ASSERT== __STW OV, 0
__STWRST
L DW#16#88888000
SSI 16
__ASSERT== __ACCU 1, DW#16#8888FFFF
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
__ASSERT== __STW OV, 0
__STWRST
L DW#16#88887FF0
SSI 3
__ASSERT== __ACCU 1, DW#16#88880FFE
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
__STWRST
L 3
L DW#16#88887FF0
SSI
__ASSERT== __ACCU 1, DW#16#88880FFE
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
// Test SSD
__STWRST
L DW#16#8888F0F0
SSD 3
__ASSERT== __ACCU 1, DW#16#F1111E1E
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
__STWRST
L DW#16#8888F0F4
SSD 3
__ASSERT== __ACCU 1, DW#16#F1111E1E
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
__ASSERT== __STW OV, 0
__STWRST
L DW#16#88888000
SSD 32
__ASSERT== __ACCU 1, DW#16#FFFFFFFF
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
__ASSERT== __STW OV, 0
__STWRST
L DW#16#88887FF0
SSD 3
__ASSERT== __ACCU 1, DW#16#F1110FFE
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
__STWRST
L 3
L DW#16#88887FF0
SSD
__ASSERT== __ACCU 1, DW#16#F1110FFE
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
// Test SLW
__STWRST
L DW#16#888830F0
SLW 3
__ASSERT== __ACCU 1, DW#16#88888780
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
__ASSERT== __STW OV, 0
__STWRST
L DW#16#888810F0
SLW 3
__ASSERT== __ACCU 1, DW#16#88888780
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 0
__ASSERT== __STW OV, 0
__STWRST
L DW#16#88880001
SLW 16
__ASSERT== __ACCU 1, DW#16#88880000
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
__ASSERT== __STW OV, 0
__STWRST
L DW#16#88887FF0
SLW 3
__ASSERT== __ACCU 1, DW#16#8888FF80
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
__ASSERT== __STW OV, 0
__STWRST
L 3
L DW#16#88887FF0
SLW
__ASSERT== __ACCU 1, DW#16#8888FF80
__ASSERT== __STW A0, 0
__ASSERT== __STW A1, 1
__ASSERT== __STW OV, 0
//TODO
SRW
SRW 6
SLD
SLD 6
SRD
SRD 6
RLD
RLD 6
RRD
RRD 6
RLDA
RLDA 6
RRDA
RRDA 6
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